Bayt.com

ابدأ بالتواصل مع الأشخاص وتبادل معارفك المهنية

أنشئ حسابًا أو سجّل الدخول للانضمام إلى مجتمعك المهني.

متابعة

How does VHDL differentiate with verilog language?

Verilog VHDL
user-image
تم إضافة السؤال من قبل Yazan Ahmad , programmer , wysada
تاريخ النشر: 2013/06/18
التصويت كمفيد (0) المشاهدات (9) المتابعون (2) الإجابات (2) بلّغ عن السؤال
أضف إجابة
أنشئ حسابًا أو سجّل الدخول للإجابة
Muhammad Rizwan
من قبل Muhammad Rizwan , Assisstant manager , Public Sector Organization

• VHDL:

– concurrent procedure calls are allowed

• Verilog:

– concurrent procedure calls are not allowed

Shameerudheen Pourathodiyil
من قبل Shameerudheen Pourathodiyil , Associate Technical Architect , QuEST Global Engineering Service Pvt Ltd. (Erstwhile Network systems and Technologies)

Verilog syntax follws C syntax. But VHDL follows ADA syntax.

Both hare used for writing Logic Circuits or HArdware description.

In my opnion verylog is easy to write but VHDL is more error prone during develoipment phase.

أضف إجابتك
المزيد من الأسئلة المماثلة